Verilog HDL & VHDLテストベンチ記述の初歩 : 論理回路の検証で用いるHDL文法とノウハウ | 名古屋工業大学図書館蔵書検索（名工大OPAC）

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Verilog HDL & VHDLテストベンチ記述の初歩 : 論理回路の検証で用いるHDL文法とノウハウ

フォーマット:: 図書
責任表示:: 安岡貴志著
言語:: 日本語
出版情報:: 東京 : CQ出版, 2010.10
形態:: 239p : 挿図 ; 24cm
著者名:: 安岡, 貴志 <DA17055266>
シリーズ名:: デザインウェーブムック <BA53038107>
書誌ID:: BB06984388
ISBN:: 9784789831086 [4789831086]

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その他の標題:	Verilog HDL & VHDLテストベンチ記述の初歩テストベンチ : Verilog HDL & VHDL : 記述の初歩 : 論理回路の検証で用いるHDL文法とノウハウ
主題:	集積回路; 電子工学--雑誌
分類・件名:	NDC8 : 549.05 NDC9 : 549.05 NDC9 : 549.7 BSH : 電子工学 -- 雑誌 BSH : 集積回路
タイトルのヨミ、その他のヨミ:	Verilog HDL & VHDLテストベンチキジュツノショホ : ロンリカイロノケンショウデモチイル HDLブンポウトノウハウ
その他のタイトルのヨミ、その他のヨミ:	Verilog HDL & VHDLテストベンチキジュツノショホテストベンチ : Verilog HDL & VHDL : テストベンチキジュツノショホ : ロンリカイロノケンショウデモチイル HDLブンポウトノウハウ
TTLL:	jpn
著者名ヨミ:	ヤスオカ, タカシ

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